verilog39 _not module _not( output outputData, input [1:0] DigitSupply, input inputData ); wire outputData; tri [1:0] DigitSupply; tri inputData; _pmos For0(outputData,DigitSupply[1],inputData); _nmos For1(outputData,DigitSupply[0],inputData); endmodule 2023. 11. 10. _pmos module _pmos( output outputData, input inputData, input Control ); reg outputData; tri inputData; tri Control; always @(*) begin if(Control == 1'b1) outputData=1'bz; else if(Control == 1'b0) outputData=inputData; else outputData= 1'bx; end endmodule 2023. 11. 10. _nmos module _nmos( output outputData, input inputData, input Control ); reg outputData; tri inputData; tri Control; always @(*) begin if(Control == 1'b1) outputData=inputData; else if(Control ==1'b0) outputData=1'bz; else outputData= 1'bx; end endmodule 2023. 11. 10. 이전 1 ··· 7 8 9 10 다음