본문 바로가기
verilog

_nmos

by dbdan114 2023. 11. 10.

module _nmos(
    output outputData,
    input inputData,
    input Control
    );
    reg outputData;
    tri inputData;
    tri Control;
    always @(*)
    begin
    if(Control == 1'b1)
    outputData=inputData;
    else if(Control ==1'b0)
    outputData=1'bz;
    else
    outputData= 1'bx;
    end
    endmodule

'verilog' 카테고리의 다른 글

and_nB_to_A  (0) 2023.11.10
and_B_to_A  (0) 2023.11.10
_buf  (0) 2023.11.10
_not  (0) 2023.11.10
_pmos  (0) 2023.11.10