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verilog/Quartus Prime Lite 23.1std

_pmos

by dbdan114 2024. 7. 14.

module _pmos(
    output reg outputData,
    input tri inputData,
    input tri Control
    );
    //reg outputData;
    //tri inputData;
    //tri Control;
    always @(*)
    begin
    if(Control == 1'b1)
    outputData=1'bz;
    else if(Control == 1'b0)
    outputData=inputData;
    else
    outputData= 1'bx;
    end
    endmodule

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