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verilog

NegEdge

by dbdan114 2024. 5. 9.

module NegEdge(
    output Edge,

    input [1:0] DigitSupply,
    input Clock
    );

    reg Edge;
    tri Clock;

    tri nClock;

   

    _not InvertClock(nClock, DigitSupply, Clock);

 

    PosEdge MakeResult(Edge, DigitSupply, nClock);

 

endmodule

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